パッケージ: yosys-doc (0.33-6~exp3)

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試験的な (experimental の) パッケージ

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Framework for Verilog RTL synthesis (documentation)

Yosys is a framework for Verilog RTL synthesis. It currently has extensive Verilog-2005 support and provides a basic set of synthesis algorithms for various application domains.

Yosys can be adapted to perform any synthesis job by combining the existing passes (algorithms) using synthesis scripts and adding additional passes as needed by extending the yosys C code base.

This package contains the manual.

その他の yosys-doc 関連パッケージ

依存

推奨

提案

enhances

sug: yosys

Framework for Verilog RTL synthesis

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