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Package: yosys-plugin-ghdl (0.0~git20230419.5b64ccf-1 and others)

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plugin che usa GHDL per sintetizzare VHDL in RTL

Questo plugin per yosys permette di eseguire la sintesi di RTL dal codice sorgente VHDL invece del Verilog nativo di yosys.

Ciò permette un flusso completo di sintesi dal VHDL all'hardware per gli FPGA dove il compilatore GHDL è usato per analizzare i sorgenti VHDL e yosys è usato per eseguire l'ottimizzazione della logica, la mappatura della tecnologia e la conversione nel formato netlist.

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