Paquet : yosys-doc (0.33-6~exp3)

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Paquet « expérimental »

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cadriciel pour la synthèse RTL Verilog – documentation

Yosys est un environnement pour la synthèse RTL Verilog. Il prend actuellement en charge Verilog-2005 et fournit un ensemble basique d'algorithmes de synthèse pour divers domaines d'application.

Yosys peut être adapté pour réaliser tout travail de synthèse en combinant les passages existants (algorithmes) en utilisant des scripts de synthèse et en ajoutant des passages, selon les besoins, en étendant la base codée en C de yosys.

Ce paquet contient le manuel.

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