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Paket: yosys-abc (0.33-6~exp3)

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Experimentelles Paket

Warnung: Dieses Paket stammt aus der Experimental-Distribution. Dies bedeutet, dass es höchstwahrscheinlich instabil oder fehlerhaft ist und sogar Datenverlust verursachen kann. Bitte lesen Sie den Changelog und andere möglicherweise verfügbare Dokumentation, bevor Sie es benutzen.

Sequential Logic Synthesis and Verification Algorithms

ABC is a system for synthesis and verification of binary sequential logic circuits appearing in synchronous hardware designs. It combines scalable logic optimization based on And-Inverter Graphs (AIGs), optimal-delay DAG-based technology mapping for look-up tables and standard cells, and innovative algorithms for sequential synthesis and verification.

This is a fork of berkeley-abc maintained by the YosysHQ team for use in the yosys RTL synthesis framework.

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