논리 합성

논리 합성(logic synthesis)은 컴퓨터 공학에서 일반적으로 레지스터 전송 수준(RTL)에서 원하는 회로 동작의 추상적 사양을 일반적으로 합성 도구라고 하는 컴퓨터 프로그램을 통해 논리 게이트 측면의 설계 구현으로 바꾸는 프로세스이다. 이 프로세스의 일반적인 예로는 VHDL 및 베릴로그를 포함한 하드웨어 설명 언어로 지정된 설계 합성이 있다. 일부 합성 도구는 PAL 또는 FPGA와 같은 프로그래밍 가능 논리 장치용 비트스트림을 생성하는 반면 다른 도구는 ASIC 생성을 목표로 한다. 논리 합성은 전자 설계 자동화에서 회로 설계의 한 단계이며, 나머지 단계는 배치 및 배선, 검사와 타당성 검증이다.

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